Material Collection about the Kernel Accelerator Device

Material for Easterhegg 2006, Apr.14

Material for Whatthehack

Material for 21c3

Some News and Ideas:

Which FPGA?

• they are quite cheap
• provide many clbs for the money
• xilinx is the only mayor fpga vendor at the moment who provides a free (as in free beer) FPGA-tool for LINUX!
Get Full ISE7.1 Webpack for linux
Xilinx's Webpack-Home is here.
(If you experience problems when trying to view the webpack-page, then try using this excerpt for reference about webpack.)
Xilinx linkes you to visit their page and register your webpack to get an ID.

How to support 5V-PCI?

What about PCI-Express? Old PCI is outdated!

What about tools?

What should the board-level wishbone bus look like?

• fpgas with cheap packages do not have that much I/Os (we still want to have the user expansion slots)
• running so many lines through the pcb is difficult to layout in respect to signal integrity and layer count
  
• an additional bus-extender would be too big, as we would need to much pins on connectors

We have to consider the timing of the wishbone bus and provide enough timing margin Maybe, we need 2 extra clock lines to carry a sender-based clock which guarantees that each sender provides a clock that is nailed to the transmitted data in order to avoid timing problems because of bus-length issues.

So these two clocks are made from the master-clocks CLKA and CLKB which were already mentioned. So if a FPGA wants to write a signal to the bus it has to put its clock to the transmit-clock lines. Obviously, we need some kind of arbitration here...

The Board-Level-Bus has to be as fast as possible because it only has a quarter of its clock frequency from the wishbone point of view. So we might get an effective 33MHz Wishbone using 133MHz 'Quad-pump-Speed' on the KAD. This results in 66MHz CLKA, CLKB and 133MHz data.
Additionally, the board level Wishbone Bus will be the bottle-neck for all fpga designs (user cores) if they are synchronous to the wishbone bus.

What to think next?

>
L:>> Was noch hinzu kommen wird ist ein Interlink so aehnlich wie die Transputer-links. Evtl. koennen wir auch Transputer-Links nehmen.
>> Auf jedenfall duplex, und wenn Du magst koennen wir auch einen ripple-clock (strobe/ack) drauf fahren, und so die Interlinks selbstschwingen lassen.
>> Elektrisch ist impedanzkontrolliertes single-ended punkt-zu-punkt gedacht.
>> Hier werde ich sehen, was die maximale Geschwindigkeit bieten  kann.
>>
>> Die "Transputerlinks" sind optional.
>>   
>
>
H:> Okay, habe ich vorgemerkt. Über selbstschwingend hatten wir ja schon gesprochen, das ich da was in der Mappe habe. 
Je Richtung macht dies auch so schon zwei Leitungen, d.h. 4 Leitungen für eine Punkt-zu-Punkt-Verbindung.
>
> - Data von A nach B,
> - Strobe von A nach B, und für den Rückkanal
> - Data von B nach A,
> - Strobe von B nach A.
>
> Der Transputerlink sieht nur 8 bit je Zeichen vor, die Steuerzeichen sind nur 3 bit lang. Ich würde gern etwas länger ran gehen, so 32 bit vielleicht.
>
>  
>
L: 

Vom Strippenziehen her ist es egal, notfalls haben wir mit meinem Vorschlag mehr bits:
Warum willst Du jedes Bit bestaetigen?!
Wenn die Leitungen gleich lang sind, und das werden sie dank delay_property, reicht es 8bit, oder  sogar nur 16bit zu stroben/ackn.

Es wuerde doch reichen jedes Byte zu bestaetigen:
8bit leitungen, 1 bit parity, 1 bit strobe, 1 ack=11 Leitungen, damit es rund wird 12 (reserve oder besser error, falls parity-error, dann gibts einen retry.)

Du braeuchtest fuer einen 8bit-Link ohne Parity 16 Leitungen, macht 32 Leitungen fuer den kompletten Link.
Metzgerfrage: darfs mehr sein?! nagut, optional 4 mehr damit haben wir 1 parity high_byte, 1 strobe_high_byte 1_ack high_byte, 1 error highbyte.

Ich braeuchte 16bit+par+err+strobe+ack=24 pro richtung in der Edelversion,
wobei durch trennung von high und lowbyte das delay-property auf jeweils 1 byte+4steuerleitungen beschraenkt sein kann.
In der Medium-Version (ohne strobe-ack fuer highbyte) 22 Leitungen pro seite
In der Low-Version (ohne par,err,stb,ack fuer highbyte 20 leitungen pro seite
in der zu Dir (falls Du 8bit mit 8bit stb/ack meinst) inkompatiblen schmalspurversion 8bit,par,err,ack,stb 10 Leitungen pro Seite.

Problem:
Wir haben sinnvollerweise 3 Links pro FPGA um die Netzstruktur "Leiter" zu bekommen.
4  Links ist zwar besser:  Beliebige Matte / Schokotafel auch in der Mitte oder Leiter mit durchkreuzten Raeumen zwischen den Sprossen.

Wenn wir noch wishbone und user-io betrachten wird wieder eng. Man kann nicht alles haben!

Ich habe Dich doch recht verstanden, dass Du 8bit-parallel transportieren willst mit einzelbestaetigung pro bit=16strippen pro Seite=32strippen in Summe ?!
Falls Du nur 1 Bit meinst, dann lass uns zumindes 8bit breit werden, denn die billig-fpgas koennen so ca. 300mhz pro io und  eben nicht 2-3ghz 
wie der stratix oder der virtex4 (stratix hat bessere Signalqualitaet)
Da wir aber nicht in der stratix-liga spielen (dann waere gigabit-ethernet und pci-express auch kein Thema)
muessen wir 8bit breit werden, um das speed-penalty auszugleichen!

Daher lass uns mindestens 8bit+stb+ack+par+err =12 LEitungen pro Richtung =24 Leitungen pro Link=72Strippen bei 3 Links und 96 Strippen bei 4 Links (4 sind wohl etwas heftig) nehmen.

Ich denke, 3 Links mit je 24 Strippen sind gut, denn 2 Links gibt als absolutes Minimum nur einen Kreis und bedeutet  je nach Boardgroesse viel Traffic auf dem Ring, 
anderseits koennte man sich Strategien von Tokenring (Daten muessen einmal umgelaufen sein) als Kontrolle der Daten und Echtzeitfaehigkeit zu Nutze machen.
3 Links bieten den Vorteil, das man segmente abkoppeln kann, und "mac-basiertes" routing macht: wer zu wem? eine kleine Routing-tabelle sagt, welches fpga an welchem link erreichbar ist. 
Das hast schon was: Beim Hinzufuegen/start von cores werden die kad-Links mit broadcast-paketen belegt, jeder core hat eine kleine mac-addresse und gibt sie zurueck. 
Jedes paket, das ueber ein anderes fpga geht bekommt die mac des via-fpgas dazu. Die FPGAs koennen dann lernen, wer rechts, links mittig am link haengt und auf kurze hops das routing optimieren.
Besser macht das der pc, denn der weis, was er wohin geladen hat und setzt die routingtabelle entsprechend der gewuenschten Optimierung in den fpgas auf, und vergibt die macs.


Das ist doch cool...


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L:
Falls wir mehr Leitungen uebrig haben, dann nehmen wir 16bit oder 12bit (1byte und 1 nibble:-) als link.

Ich will zusehen, dass ich einen bidirektionalen I/O-Standard nehme, sodass beide Loesungen ohne HW-Aenderungen (umbestueckungen fuer Wechsel der Senderichtung tun aua) gehen.

Also werden wir 24 Leitungen punkt-zu punkt ziehen, wie Verstaerkungsstege zwischen den Stuecken einer Schokoladentafel von lindt. Signaltechnisch Single-Ended impedanzkontrolliert.
Will man den transputerlink ueber das ganze kad nutzen, muss man eben einen router in den fpgas haben.